IBM과 삼성은 새로운 반도체 디자인을 만들기 위해 협력했으며, 칩에 트랜지스터를 수직으로 쌓는 새로운 방법을 생각해 냈을 수도 있습니다.
삼성과 IBM, 새로운 에너지 효율적인 칩 디자인 공개
삼성과 IBM은 IEDM 2021의 첫날 공동 프로젝트를 발표하고 보도 자료로 후속 조치를 취했습니다. 회사들은 새로운 반도체 디자인을 만들기 위해 연구에서 새로운 발전을 이루었다고 말합니다.
회사는 새로운 종류의 트랜지스터 위치 지정에 대해 연구하고 있습니다. 트랜지스터는 새로운 디자인에서 칩에 수직으로 적층됩니다. 현재 세대의 프로세서에서 트랜지스터는 반도체 표면에 평평하게 놓여 있습니다. 이런 식으로 전기가 한쪽에서 다른 쪽으로 흐릅니다.
새로운 디자인은 VTFET(수직 전송 전계 효과 트랜지스터)라고 합니다. 트랜지스터는 VTFET 설계에서 수직 배열로 적층되어 전류가 수직으로 흐를 수 있습니다.
두 회사는 새로운 디자인의 잠재적인 이점을 강조했습니다. 이 방법은 상당한 마진으로 시스템의 에너지 효율성을 개선해야 합니다.
“전반적으로 새로운 디자인은 확장된 finFET 대안에 비해 성능이 2배 향상되거나 에너지 사용이 85% 감소하는 것을 목표로 합니다.”
가장 중요한 것은 이 새로운 디자인을 통해 삼성과 IBM은 “암호화폐 작업 및 데이터 암호화와 같은 에너지 집약적 프로세스가 훨씬 적은 에너지를 필요로 하고 탄소 발자국을 더 적게 차지할 수 있다”고 생각합니다.
회사는 또한 보도 자료에서 무어의 법칙을 언급했습니다. 무어의 법칙은 IC 칩의 트랜지스터 수가 2년마다 약 2배가 되어야 한다는 원칙입니다. 결과적으로 칩이 커지지 않고 성능이 향상됩니다.
Snapdragon 8 Gen 1 벤치마크: Apple에 비해 GPU에서 더 우수
그러나 두 제조업체가 언급했듯이 엔지니어는 공간이 부족하고 무어의 법칙을 추구하는 것은 점점 더 어려워지고 있습니다. 이 새로운 칩 디자인은 무어의 법칙을 미래로 확장할 수 있습니다.